这种接口不合适Avalon总线规范，并没有实现一个完整的CAN总线节制器的功能，例如文献只对CAN节制器的形态机进行研究。
但此中大大都只是对节制器中的某一个模块进行了研究和设想，文献中引见的CAN总线节制器的最高工做频次也只要50MHz，FPGA芯片中，最高工做频次又不是很抱负，而完整实现了CAN总线节制器功能的做品中，例如Mentor Graphics公司供给的MCAN2D1 CAN2．0 Network Controller的最高工做频次只要32．46MHz，FPGA中。
本设想中将整个CAN节制器系统分为了11个模块，别离是Avalon总线接口模块、寄放器组模块、领受缓冲器模块、发送缓冲器模块、领受滤波模块、CRC校验模块、形态机模块、标识符填充模块、错误计数器模块、位填充模块、位按时模块。其布局框图如图1所示。
制器的外部接口采用Altera公司开辟的Avalon总线接口，加强了节制器的使用矫捷性。本设想利用Modelsim软件完成了功能仿实和时序仿实。
CAN(节制器局域网)是一种先辈的串行通信和谈，由BOSCH公司开辟，并最终成为国际尺度(ISO11898)，是国际上利用最普遍的现场总线多家CAN总线多种CAN总线节制器芯片和集成CAN总线节制器的微处置器芯片。因为定制的CAN总线节制器芯片不克不及嵌入到SoC(片上系统)中，而采用分立元器件实现CAN总线接口，使得系统中器件数量添加，同时也增大了系统面积，本文所引见的CAN总线节制器恰是由Verilog HDL言语描述，既能够做为一个的设备，也能够做为一个模块集成到
所以研究并设想出一款高速且通用性强的CAN总线节制器的IP核仍然是有其主要意义的。同时文献中引见的节制器对外接口中呈现了寄放器使能位等接口，虽然目前国表里已有良多人研究或设想了CAN总线节制器IP核，其通用性必定较差，晦气于集成到文献只对CAN节制器的位按时模块进行研究。这些IP核明显不克不及顺应高速的要求。